Ver post
Old 14-may-2008, 12:50   #1 (permalink)
polocarlos
Telecontento
 
Registrado: febrero-2008
Posts: 29
Reputación: 0 polocarlos tiene mucho que demostrar aún
Smile Relojes en sistema para FPGA

Hola, estoy haciendo un diseño en el que además del reloj principal, a 100MHz, necesito otro de 25 MHz; he pensado en tomar el bit número 2 de un contador que cuente de 0 a 3 (con señal clk=100MHz); sin embargo, cómo dicha señal de 25 MHz sólo se conecta a la entrada de reloj de unos registros de actualizacion, también he pensado poner 4 biestables en serie con señal de reloj clk=100MHz, que actuarían a modo de buffer y actualizarían su salida cada 25MHz, es correcta la última propuesta?, muchas gracias a tod@s, saludos.
polocarlos is offline   Citar y responder