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Hola, el sistema trabaja a una frecuencia de 100 MHz (divisores, multiplicadores, etc), pero los registros de actualización deben trabajar a 25 MHz. El diseño lo he hecho mediante esquemáticos, bloques independientes, cuya salida debo actualizar cada 25MHz; de ahí que, para no perder datos, haya pensado lo de poner 4 biestables en serie (a modo de buffer) con clk = 100MHz, que permitirán obtener una salida actualizada cada 25 MHz. Sin embargo, si los sustituyo por un solo biestable con reloj de 25 MHz derivado del de 100 MHz (a partir de un contador), como me has aconsejado, estoy perdiendo datos del bus anterior al registro con clk = 25Mhz. Espero que la explicación sea, más o menos aclaratoria, jeje, muchas gracias.
Saludos
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